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第526章 溃败（第4页）

“这些问题，在小规模芯片上不明显。但到了kl-vu这种规模，每一个小问题都被放大了。”

会议室里嗡嗡声起来了，有人在小声讨论，有人在笔记本上记。

宋颜敲了敲桌子，安静下来。

“吴国华，你把具体的问题案例一个一个过一遍。”

吴国华点了点头，翻开笔记本。

“先讲时序收敛的问题。”

他在黑板上画了一个简图，是一个dul-vu的位加法器，仿真模型每级进位延迟纳秒，级纳秒，时钟周期余量充足。但实际测试，加法器在o兆赫以上就出错。”

他指着图上的进位线。

“问题出在进位线的版图上。进位线从芯片的一端走到另一端，跨越了将近毫米的距离。金属线的寄生电阻和电容导致每级进位延迟到了纳秒，级o纳秒。低频正常，频率一高就错。”

他在旁边写了一个公式：

rcdeay=ooΩ□offμ≈ns

“仿真的rc模型是简化的，没有精确提取版图寄生参数。实际金属线的电阻、电容比模型大了将近o。”

台下有人举手：“仿真用的是理想导线模型？”

“对。”吴国华点头，“我们做逻辑仿真时，假设导线是理想的，没有考虑寄生参数。在做版图后仿真时，rc提取的精度也不够。”

宋颜在笔记本上记了一笔。

吴国华又画了一个图，是一个时钟分配网络的示意图。

“第二个问题，时钟偏斜。”

他在图上画了几个触器，用线连到时钟源。

“kl-clk的设计目标是时钟偏斜小于oo皮秒。实测偏斜到了oo皮秒，芯片内部不同区域的动作不同步，导致数据采样错误。”

他指着图上的时钟树。

“时钟树在版图上没有做精确的平衡设计。从时钟源到不同触器的走线长度差了将近一倍，仿真时假设理想时钟，没现这个问题。”

台下又是一阵议论。

吴国华继续往下讲。

“第三个问题，信号串扰。”

他画了两条并行的信号线，在旁边画了一个毛刺的波形。

“相邻信号线之间的容性耦合，导致一根线翻转时在相邻线上感应出毛刺。毛刺幅度达到逻辑阈值时，被触器误采样，导致逻辑错误。”

他在旁边写了一个公式：

vcrosstak=+cgvduitch

“仿真模型中没有考虑容性耦合效应。实际版图上，关键信号线之间只有不到两微米的间距，耦合电容很大。”

他顿了顿，又画了一个图。

“第四个问题，电源地噪声。”

他画了一个反相器的链，在旁边画了电源电压的波形，在翻转的瞬间有一个明显的跌落。

“多个门同时翻转时，电源网络上的瞬间电流尖峰导致电源电压跌落。kl-vu的向量运算单元，个加法器同时翻转，电流尖峰高达安培级。”

他指着图上的电压跌落。

“电源电压从伏跌到了伏，门电路的延迟增加了o，逻辑出错。仿真假设理想电源，没有建模irdrop和地弹。”

他在黑板上写了几个字：irdrop、groundbounce。

“这些问题，综合起来就是一个结论。”吴国华放下粉笔，“我们的时序仿真太理想化了。没有精确的寄生参数提取，没有精确的rc模型，没有考虑信号完整性和电源完整性。”

他转过身，看着台下。

“分布式辅助设计系统告诉我们能跑，但实际上跑不起来。”

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